ปัญหาสำคัญ
เนื่องจากปัญหาใน Intel® Stratix® 10 PHYLite IP ในซอฟต์แวร์ Intel Quartus® Prime เวอร์ชั่น 19.3 และก่อนหน้า คุณอาจเห็นข้อความเตือนต่อไปนี้เมื่อมีหลายอินสแตนซ์ของ PHYLite IP ในโครงการ:
คําเตือน(332035): ไม่พบนาฬิกาบนหรือป้อนโหนดต้นทางที่ระบุ: |inst~_Duplicate~out_phy_reg
คําเตือน(332035): ไม่พบนาฬิกาบนหรือป้อนโหนดต้นทางที่ระบุ: |inst~_Duplicate~out_phy_reg__nff
คําเตือน(332087): ไม่สามารถรับสัญญาณนาฬิกาหลักสําหรับการบ้านนาฬิกานี้ได้ นาฬิกา: ไม่ได้สร้าง
นอกจากนี้ รายงานพาธที่ไม่มีข้อจํากัดในตัววิเคราะห์เวลาของ TimeQuest แสดงให้เห็นว่านาฬิกา PHYLite ผิดกฎหมาย
ในไฟล์ SDC ที่สร้างขึ้น PHYLite IP เดิม คุณจะเห็นบรรทัดต่อไปนี้:
ตั้งค่าwrite_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst~out_phy_reg]
ตั้งค่าwrite_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst~out_phy_reg__nff]
ปัญหาคือไฟล์ SDC ไม่รวมถึง ชื่อโหนด inst~_Duplicate~out_phy_reg และ inst~_Duplicate~out_phy_reg__nff (ตามที่ระบุไว้ในคําเตือนด้านบน)
ในการแก้ไขปัญหานี้ ให้เปลี่ยน ~ เป็น * ในout_phy_reg |inst* และโหนด |inst*out_phy_reg__nff ในไฟล์ SDC ที่สร้างขึ้นโดย PHYLite IP ตามที่แสดงด้านล่าง:
ตั้งค่าwrite_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst*out_phy_reg]
ตั้งค่าwrite_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst*out_phy_reg__nff]
ซึ่งรวมถึงชื่อโหนด inst~_Duplicate~out_phy_reg และ inst~_Duplicate~out_phy_reg__nff และจะมีการสร้างข้อจํากัด SDC ที่เหมาะสม
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1