เพื่อลดค่า jitter เมื่อใช้คอร์ IP 10G MAC ความหน่วงแฝงต่ําบนอุปกรณ์ Intel® Arria® 10 เครื่อง สิ่งสําคัญคือต้องตรวจสอบให้แน่ใจว่าลูปแบบล็อกเฟสส่ง (ATX) ขั้นสูง (PLL) และ PLL (fPLL) แบบ fractional ถูกวางไว้ เพื่อให้สามารถจัดหาสัญญาณนาฬิกาอ้างอิงโดยตรงจากบัฟเฟอร์สัญญาณนาฬิกาอ้างอิงโดยไม่ผ่านเครือข่ายสัญญาณนาฬิกาอ้างอิง
เพื่อประสิทธิภาพของค่า Jitter ที่ดีที่สุด Intel แนะนําให้วางสัญญาณนาฬิกาอ้างอิงให้ใกล้ที่สุดกับการส่ง PLL
ใช้พินสัญญาณนาฬิกาอ้างอิงเฉพาะในธนาคารตัวรับส่งสัญญาณเดียวกัน
มีพินสัญญาณนาฬิกาอ้างอิง (Refclk) เฉพาะอยู่สองพินในธนาคารตัวรับส่งสัญญาณแต่ละตัว พิน Refclk ด้านล่างจะป้อน ATX PLL, fPLL และ CMU PLL ด้านล่างโดยตรง พิน Refclk ชั้นนําจะป้อน ATX PLL, fPLL และ CMU PLL อันดับต้น ๆ โดยตรง
ใช้ข้อจํากัดด้านตําแหน่งเพื่อให้แน่ใจว่า ATX PLL และ fPLLs อยู่ในตําแหน่งด้านบนหรือด้านล่างที่เหมาะสมที่สุด โดยสอดคล้องกับตําแหน่งพิน Refclk เฉพาะที่คุณเลือก