ID บทความ: 000076493 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/03/2019

เมื่อใช้คอร์ IP 10G MAC ความหน่วงแฝงต่ําในอุปกรณ์ Intel® Arria® 10 ตัว ควรวาง PLL ของตัวรับส่งสัญญาณเพื่อลดค่า Jitter อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • IP เอฟพีจีเอ Intel® 1G 2.5G 5G 10G Multi-rate Ethernet PHY
  • อีเธอร์เน็ต
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
  • IP เอฟพีจีเอ Intel® Arria® 10 1G 10GbE และ 10GBASE-KR PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เพื่อลดค่า jitter เมื่อใช้คอร์ IP 10G MAC ความหน่วงแฝงต่ําบนอุปกรณ์ Intel® Arria® 10 เครื่อง สิ่งสําคัญคือต้องตรวจสอบให้แน่ใจว่าลูปแบบล็อกเฟสส่ง (ATX) ขั้นสูง (PLL) และ PLL (fPLL) แบบ fractional ถูกวางไว้ เพื่อให้สามารถจัดหาสัญญาณนาฬิกาอ้างอิงโดยตรงจากบัฟเฟอร์สัญญาณนาฬิกาอ้างอิงโดยไม่ผ่านเครือข่ายสัญญาณนาฬิกาอ้างอิง

    ความละเอียด

    เพื่อประสิทธิภาพของค่า Jitter ที่ดีที่สุด Intel แนะนําให้วางสัญญาณนาฬิกาอ้างอิงให้ใกล้ที่สุดกับการส่ง PLL

    ใช้พินสัญญาณนาฬิกาอ้างอิงเฉพาะในธนาคารตัวรับส่งสัญญาณเดียวกัน

    มีพินสัญญาณนาฬิกาอ้างอิง (Refclk) เฉพาะอยู่สองพินในธนาคารตัวรับส่งสัญญาณแต่ละตัว พิน Refclk ด้านล่างจะป้อน ATX PLL, fPLL และ CMU PLL ด้านล่างโดยตรง พิน Refclk ชั้นนําจะป้อน ATX PLL, fPLL และ CMU PLL อันดับต้น ๆ โดยตรง

    ใช้ข้อจํากัดด้านตําแหน่งเพื่อให้แน่ใจว่า ATX PLL และ fPLLs อยู่ในตําแหน่งด้านบนหรือด้านล่างที่เหมาะสมที่สุด โดยสอดคล้องกับตําแหน่งพิน Refclk เฉพาะที่คุณเลือก

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้