ID บทความ: 000076492 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/07/2020

ทําไม JESD204C Intel® FPGA IPในโหมดพื้นฐานเท่านั้นที่สร้างขึ้นในเวอร์ชั่น Intel® Quartus® Prime Pro Edition 19.4 ต้องมีการปฏิรูปใหม่ในเวอร์ชัน Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 ขึ้นไป

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® JESD204B
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    JESD204C Intel® FPGA IP ใน Intel® Quartus® Prime Pro เวอร์ชั่น 19.4 จะแชร์ซิงโครไนซ์ซิงโครไนซ์จากตัวรับส่งสัญญาณ (PHY)

    JESD204C Intel® FPGA IPในโหมดพื้นฐานเท่านั้นไม่มีตัวรับส่งสัญญาณ (PHY) ซึ่งส่งผลให้การสร้าง IP ล้มเหลวเนื่องจากไฟล์สําหรับโหมดนี้หายไป

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 ขึ้นไป

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้