สําหรับการออกแบบ DDR3 UniPHY ที่มีความถี่มากกว่า 533MHz คุณต้องคํานึงถึงความล่าช้าของแพ็คเกจFPGAเมื่อพิจารณาการจับคู่ความยาวการติดตาม สําหรับการออกแบบ DDR3 UniPHY ที่ทํางานที่ 533MHz หรือต่ํากว่า คุณไม่ต้องคํานึงถึงความล่าช้าของแพ็คเกจ
หากต้องการรับความล่าช้าของบรรจุภัณฑ์ คุณต้องทําเครื่องหมายถูกที่ช่องทําเครื่องหมาย "Package deskew" ในแท็บ การตั้งค่าบอร์ด DDR3 UniPHY Megawizard และรวบรวมการออกแบบตามปกติด้วยพินเอาต์เฉพาะ แพ็คเกจล่าช้าสําหรับการติดตามที่ต้องใช้ในการลงบัญชีบรรจุภัณฑ์จะปรากฏในคอลัมน์ การหน่วงเวลาของแพ็คเกจ ของไฟล์ .pin นอกจากนี้ เมื่อทําเครื่องหมายที่ "Package deskew" Quartus II จะถือว่าคุณกําลังติดตั้งแพ็คเกจอุปกรณ์ที่บิดเบี้ยวบนบอร์ดของคุณและจะไม่ใช้หมายเลขนี้สําหรับการวิเคราะห์เวลา
คุณจะต้องจัดวางความล่าช้าของบรรจุภัณฑ์ด้วยลายวงจรบอร์ดสําหรับการออกแบบสัญญาณ DQ, DM และ DQS ของคุณ ตัวอย่างเช่น หากบรรจุภัณฑ์ล่าช้าบนพินสามตัวที่รายงานในไฟล์ .pin
ปักหมุด A 120ps
พิน B 80ps
พิน C 160ps
คุณจะต้องมีการติดตามบอร์ดสําหรับพิน A ที่มีความยาวกว่าพิน C 40ps และติดตามบอร์ดสําหรับ Pin B ที่มีความยาวมากกว่าพิน C 80ps
เมื่อเข้าสู่บอร์ดเบ็ดเด็ดในแท็บการตั้งค่าบอร์ด DDR3 UniPHY Megawizard คุณควรใช้ความล่าช้าของแพ็คเกจบอร์ดเมื่อทําการคํานวณพารามิเตอร์การเบ็ดดิ้งของบอร์ด หากพินไม่มีความล่าช้าของแพ็คเกจ คุณต้องใช้ความล่าช้าของบอร์ดเท่านั้น
หากซอฟต์แวร์ Quartus® II ไม่รายงานความล่าช้าของแพ็คเกจเหล่านี้ในไฟล์ .pin ให้ไปที่หน้า Net Length Reports จาก Altera Board Design Resource Center (ดูโซลูชันที่เกี่ยวข้องrd07122010_270ด้านล่างสําหรับรายละเอียดเพิ่มเติมเกี่ยวกับวิธีการรับความยาวการติดตามบรรจุภัณฑ์)