ID บทความ: 000076431 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/07/2013

ทําไมพินตัวรับส่งสัญญาณ VOD, การเน้นก่อนและอัตรา Slew จึงรายงานเป็น -1 สําหรับพินตัวรับส่งสัญญาณ Stratix® V, Arria® V และ Cyclone® V FPGA ในตัวแก้ไขคุณสมบัติแหล่งข้อมูลเมื่อใช้ซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 และ 13.0sp1

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากข้อบกพร่องในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 และ 13.0sp1, VOD, การเน้นล่วงหน้าและพารามิเตอร์อัตรา Slew อย่างไม่ถูกต้องมีรายงานว่า -1 สําหรับพินตัวรับส่งสัญญาณ Stratix® V, Arria® V และ Cyclone® V FPGA ในเครื่องมือแก้ไขคุณสมบัติแหล่งข้อมูล

    ความละเอียด

    คุณสามารถดูผลลัพธ์ที่เหมาะสมสําหรับพารามิเตอร์ VOD, การเน้นล่วงหน้า และอัตรา Slew ที่กําหนด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชัน 13.1 และเป็นต้นไป

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V GZ FPGA
    Arria® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้