ID บทความ: 000076390 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/08/2020

ทําไมคอร์ IP INTERFACE_LOCKED PHYLite 10 Intel® Arria®ไม่ได้รับการอนุญาต

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากข้อจํากัดที่ทราบกันใน IP INTEL® ARRIA® 10 PHYLite สัญญาณ interface_locked จะไม่ดําเนินการหากไม่มีการใช้พินดัชนีตัวเลขคี่ทั้งหมดในเลน I/O เป็นพินข้อมูล อย่างไรก็ตาม Intel® Arria® 10 PHYLite IP ทํางานได้อย่างสมบูรณ์สําหรับการถ่ายโอนข้อมูล

    ความละเอียด

    เมื่อต้องการแก้ไขปัญหานี้ ให้ใช้พินดัชนีแบบเลขคี่อย่างน้อยหนึ่งพินในเลน I/O (เช่น pin_index 1, 3, 5 ... 11) สําหรับพินข้อมูลในการออกแบบ PHYLite Intel® Arria® 10 ของคุณ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้