การจําลองแบบหลังพอดีสําหรับการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Arria V และ Cyclone V ที่มีอะตอม IP HPS อาจทํางานไม่ถูกต้อง

หากการออกแบบของคุณมุ่งเป้าไปยังอุปกรณ์ Arria V หรือ Cyclone V และ ประกอบด้วยอะตอม IP ระบบโปรเซสเซอร์ Hard (HPS) การจําลองแบบหลังพอดี อาจทํางานไม่ถูกต้องภายใต้สถานการณ์ต่อไปนี้:

• หากความกว้างของ hps2fpga ข้อมูลอินเตอร์เฟซ ได้รับการกําหนดค่าเป็น 32 หรือ 128 บิต
• หากมีการกําหนดค่าความกว้างของ fpga2hps ข้อมูลอินเตอร์เฟซ ถึง 32 หรือ 128 บิต
• hps2fpgaหากความถี่เอาต์พุตสัญญาณนาฬิกาของผู้ใช้ นอกเหนือจาก 100 MHz

อัปเดตไฟล์เอาต์พุต Verilog (.vo) ที่สร้างขึ้น โดย EDA Netlist Writer ก่อนการจําลองแบบพอดีดังนี้:

• เพิ่มพารามิเตอร์ที่มี DATA_WIDTH ชื่อและ ตั้งค่าเป็น 32, 64 หรือ 128 ตาม Advanced hps2fpga ความกว้างของข้อมูล eXtensible Interface (AXI)
• เพิ่มพารามิเตอร์ที่มี DATA_WIDTH ชื่อและตั้งค่า ค่าเป็น 32, 64 หรือ 128 ตาม fpga2hps AXI ความกว้างของข้อมูล
• เพิ่มพารามิเตอร์ชื่อ H2F_USER0_CLK_FREQH2F_USER1_CLK_FREQ และH2F_USER2_CLK_FREQ ตั้งค่าพารามิเตอร์เหล่านี้ตามความถี่ ของผู้ใช้ h2f_user0_clkh2f_user1_clk และh2f_user2_clk นาฬิกา ตามลําดับ