ID บทความ: 000076369 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 01/05/2015

ฉันจะเปลี่ยนอัตราการสุ่มตัวอย่างของ ADC ในอุปกรณ์ MAX 10 ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    IP MAX® 10 ADC ให้อัตราการสุ่มตัวอย่างคงที่ที่ 1Msa/s สําหรับจุดสุ่มตัวอย่างทั้งหมด

    คุณสามารถลดอัตราการสุ่มตัวอย่างเพื่อให้มีเวลาในการติดตั้งที่มากขึ้นสําหรับการออกแบบตัวกรอง โดยทําตามวิธีการแก้ปัญหาด้านล่าง

    ความละเอียด

    คุณสามารถลดอัตราการสุ่มตัวอย่างของ IP ADC โดยการเลือกความถี่สัญญาณนาฬิกาที่สูงขึ้นใน ADC IP GUI มากกว่าความถี่ที่กําหนดไว้สําหรับสัญญาณนาฬิกาเอาต์พุต PLL ที่ขับเคลื่อน

    ตัวอย่างเช่น เมื่อ PLL ได้รับการกําหนดค่าให้ส่งสัญญาณนาฬิกา 10MHz ไปยัง IP ADC คุณจะตั้งค่าสัญญาณนาฬิกาอ้างอิงใน ADC IP เป็น 10MHz เพื่อรับอัตราการสุ่มตัวอย่าง 1Msa/s

    อย่างไรก็ตาม หากคุณตั้งค่าสัญญาณนาฬิกาอ้างอิงเป็น 20MHz อัตราการสุ่มตัวอย่างจะลดลงครึ่งหนึ่งในกรณีนี้คือ 500ksa/s

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® MAX® 10 FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้