การสอบเทียบ Cyclone V SoC และ Arria V SoC Hard Processor System SDRAM ล้มเหลวด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 13.1.1 และ 13.1.2

เมื่อตัวโหลด HPS รวบรวมจากไฟล์ handoff ที่สร้างขึ้นโดยซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1.1 และ 13.1.2 การสอบเทียบ SDRAM จะล้มเหลวทันทีในขั้นที่ 1, Sub-Stage 1  ข้อความแสดงข้อผิดพลาดที่คล้ายกับข้อความที่แสดงด้านล่างจะแสดงผลไปยังคอนโซล:

-----------------------------------------------------------------------

U-Boot SPL 2012.10

SDRAM : การเริ่มต้นการลงทะเบียน MMR

SDRAM : การปรับเทียบ PHY

SEQ C: กําลังเตรียมพร้อมสําหรับการเริ่มการสอบเทียบหน่วยความจํา

SEQ C: การสอบเทียบล้มเหลว

### ข้อผิดพลาด ### โปรดรีเซ็ตบอร์ด ###

-----------------------------------------------------------------------

เมื่อเปิดใช้งานรายงานดีบักการปรับเทียบสําหรับอุปกรณ์ SoC ข้อความแสดงข้อผิดพลาดที่คล้ายกับข้อความที่แสดงด้านล่างจะแสดงผลบนคอนโซล:

-----------------------------------------------------------------------

บอร์ด U-Boot SPL 2013.01.01 : Altera SOCFPGA Cycloneบอร์ด V

SDRAM: การเริ่มต้นการลงทะเบียน MMR

SDRAM: การปรับเทียบ PHY

SEQ C: กําลังเตรียมพร้อมสําหรับการเริ่มการสอบเทียบหน่วยความจํา

SEQ C: การสอบเทียบล้มเหลว

SEQ C: ข้อมูลสรุปการสอบเทียบ

SEQ C: การสอบเทียบล้มเหลว

SEQ C: ขั้นข้อผิดพลาด : 1

SEQ C: ข้อผิดพลาดในสเตชันย่อย: 1

SEQ C: กลุ่มข้อผิดพลาด : 0

### ข้อผิดพลาด ### โปรดรีเซ็ตบอร์ด ###

-----------------------------------------------------------------------

ข้อผิดพลาดนี้เกิดขึ้นเมื่อไฟล์ preloader handoff ถูกสร้างขึ้นโดยซอฟต์แวร์ Quartus II เวอร์ชั่น 13.1.1 และ 13.1.2 โดยไม่คํานึงว่า SoC EDS เวอร์ชันใดที่ใช้ในการคอมไพล์ Preloader

ข้อผิดพลาดนี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.1.3  ในการแก้ไขข้อผิดพลาดนี้ ให้สร้างระบบ SoC ของคุณใหม่ในเวอร์ชั่น QSys 13.1.3 ทําการคอมไพล์การออกแบบของคุณอีกครั้งในซอฟต์แวร์ Quartus II เวอร์ชัน 13.1.3 และสร้างตัวโหลด SoC ล่วงหน้า