ID บทความ: 000076360 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/09/2017

ขนาดเวิร์กโหลดสูงสุดที่ฉันสามารถออก PCI Express Hard IP บนอินเทอร์เฟซ Avalon-ST TX คือเท่าใด

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PCI Express*
    Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
    IP เอฟพีจีเอ Intel® Arria® V GZ Hard IP สำหรับ PCI Express*
    IP เอฟพีจีเอ Intel® Arria® V Hard IP สำหับ PCI Express*
    Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
    IP เอฟพีจีเอ Intel® Cyclone® V Hard IP สำหรับ PCI Express*
    IP_Compiler สำหรับ PCI Express*
    IP เอฟพีจีเอ Intel® Stratix® V Hard IP สำหรับ PCI Express*
    IP เอฟพีจีเอ Intel® Stratix® V Hard IP สำหรับ PCI Express* พร้อม SR-IOV
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในโหมด Avalon-ST ต้องมีตรรกะผู้ใช้เพื่อให้แน่ใจว่า TX TLP ที่นําเสนอไปยังคอร์ PCI* Express IP ไม่ใหญ่กว่าขนาด Payload สูงสุดที่ต่อรอง

 

 

ความละเอียด

ตรวจสอบให้แน่ใจ ว่า TX TLP ที่นําเสนอต่อคอร์ PCI* Express IP ไม่ใหญ่กว่าขนาด Payload ที่ต่อรอง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 17 ผลิตภัณฑ์

Stratix® V GX FPGA
Arria® II FPGA
Arria® V FPGA และ SoC FPGA
Intel® Cyclone® 10 GX FPGA
Cyclone® IV GX FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® II GX FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® GX FPGA
Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้