ID บทความ: 000076354 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/08/2017

Viterbi IP รองรับรหัสมาเธอร์ 1/3 ที่มีอัตราการเจาะสูงหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Viterbi IP เอฟพีจีเอ Intel®
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ Viterbi IP รองรับรหัสมาเธอร์ 1/3 ด้วยอัตราการเจาะที่สูง (เช่น อัตราโค้ด 70/72) อย่างไรก็ตาม เนื่องจากอัตราข้อผิดพลาดที่สูง, เฟรมข้อความสั้น, การยกเลิกการกําหนดเป้าหมาย และหากเทรสเทอร์เฟอร์ (TB) ไม่นานพอ IP อาจไม่สามารถคาดการณ์จุดเริ่มต้น/จุดสิ้นสุดของเทรลลิซีได้อย่างถูกต้อง และ IP จะถอดรหัสเฟรมอย่างไม่ถูกต้อง

    ความละเอียด

    โดยที่ Tracebiting (TB) เป็น 105 บิต ความยาวเฟรมข้อความคือ 70 บิต เข้ารหัสโดยใช้การยกเลิกการปรับแต่ง และอัตราโค้ดคือ 70/72 ในกรณีนี้ตัวถอดรหัส Viterbi นั้นต่ํามากในการแก้ไขข้อผิดพลาด  ดังนั้น เฟรมอินพุตแต่ละเฟรมต้องป้อนข้อมูลสามครั้งติดต่อกัน (ความยาว Traceเชิงติดตามสองตัว TB0 TB1) ตามด้วยเลขศูนย์ (TB2) เฟรมเอาต์พุตตัวแรกและเฟรมที่สองอาจยังมีข้อผิดพลาด เนื่องจาก IP ไม่สามารถคาดการณ์จุดเริ่มต้น/จุดสิ้นสุดของเทรลลิสได้อย่างถูกต้อง แต่ไม่มีข้อผิดพลาดที่เฟรมเอาต์พุตที่สาม ดังนั้น ละเลยเฟรมเอาต์พุตตัวแรกและเฟรมที่สองสําหรับเคสนี้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 9 ผลิตภัณฑ์

    Arria® II GZ FPGA
    Arria® V FPGA และ SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Cyclone® IV FPGA
    Cyclone® V FPGA และ SoC FPGA
    Stratix® IV FPGA
    Intel® MAX® 10 FPGA
    Stratix® V FPGA
    Arria® II GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้