ID บทความ: 000076344 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/10/2013

ทําไมสัญญาณรีเซ็ตของฉันจึงกลับด้านเมื่อใช้การคอมไพล์แบบเพิ่มหน่วย

สิ่งแวดล้อม

  • รีเซ็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.0 SP1 และก่อนหน้า คุณอาจพบพฤติกรรมที่ไม่ถูกต้องของสัญญาณรีเซ็ตเมื่อใช้การคอมไพล์แบบเพิ่มหน่วย โดยเฉพาะอย่างยิ่ง การทํางานของการรีเซ็ตอาจเป็นค่าผกผันของสิ่งที่คาดหวัง ปัญหานี้อาจเกิดขึ้นได้หากสิ่งต่อไปนี้ทั้งหมดเป็นจริงในการออกแบบของคุณ:

    • การรีเซ็ตแบบ Active-Low เกิดจากการลงทะเบียนในพาร์ติชันการออกแบบ รวมถึงพาร์ติชันระดับบนสุด
    • การรีเซ็ตจะกลับด้านและเชื่อมต่อกับพาร์ติชันระดับล่าง
    • การรีเซ็ตจะใช้การรีเซ็ตแบบ Active-High แบบอะซิงโครนัสภายในพาร์ติชันระดับล่าง
    • การรีเซ็ตได้รับการโปรโมทเป็นบัฟเฟอร์นาฬิกาทั่วโลกหรือระดับภูมิภาค
    • พาร์ติชันระดับล่างจะเก็บรักษาผลลัพธ์การสังเคราะห์หรือการปรับให้เหมาะสมก่อนหน้านี้ และพาร์ติชันระดับบนจะถูกคอมไพล์จากแหล่งที่มา
    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ตรวจสอบให้แน่ใจว่าการออกแบบของคุณไม่เป็นอย่างหนึ่งอย่างใดต่อไปนี้:

    • ใช้การรีเซ็ตความรู้สึกเดียวกัน (Active-High หรือ Active-Low) ตลอดการออกแบบของคุณ
    • เปลี่ยนการรีเซ็ตภายในพาร์ติชันระดับล่างที่มีการใช้งานแทนในพาร์ทิชันระดับสูง
    • หลีกเลี่ยงการใช้การกําหนดเส้นทางสัญญาณนาฬิกาทั่วโลกหรือระดับภูมิภาคสําหรับสัญญาณรีเซ็ต
    • ใช้ระดับการเก็บรักษาเดียวกันกับทั้งพาร์ติชันระดับบนและพาร์ติชันระดับล่าง
    • ปิดการคอมไพล์แบบเพิ่มหน่วย

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้