ID บทความ: 000076316 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/05/2017

ทําไมสัญญาณrx_pcs_readyและบิต[0] ของการลงทะเบียนPHY_RXPCS_STATUS (ออฟเซ็ต0x326) จึงไม่ได้รับการระบุสําหรับคอร์ IP อีเธอร์เน็ต Intel Low 40 และ 100-Gbps

สิ่งแวดล้อม

  • Ethernet 40G 100G ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับคอร์ IP อีเธอร์เน็ต Intel® ความหน่วงแฝงต่ํา 40 และ 100-Gbps, rx_pcs_ready และบิต[0] ของการลงทะเบียนPHY_RXPCS_STATUSจะไม่เกิดขึ้นในระหว่างการฝึกอบรมการเชื่อมต่อ หากมีการตั้งค่า bit[0] ของการลงทะเบียนPHY_SCLR_FRAME_ERROR (ชดเชย0x324)

    ความละเอียด

    ควรตั้งค่า Bit[0] ของการลงทะเบียนPHY_SCLR_FRAME_ERRORเฉพาะเมื่ออ่านการลงทะเบียนPHY_FRAME_ERROR (ออฟเซ็ต0x323) ควรยกเลิกการสํารองในไม่ช้าหลังจากอ่านการลงทะเบียนPHY_FRAME_ERROR (ชดเชย0x323)

    นี่ไม่ใช่กําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus® Prime รุ่นใดๆ ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้