ID บทความ: 000076272 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/08/2013

ทําไมรถไฟจําลอง PCI Express Gen3 ของฉันถึงมีความกว้างของลิงก์ x1

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เนื่องจากปัญหาที่ทราบแล้ว การเชื่อมต่อ PCIe® ลดลงเป็น Gen3x1 เมื่อทําการจําลองArria®อุปกรณ์ V GZ หรือ Stratix® V โดยใช้โมเดลการทํางานของบัส Altera® (BFM)
    ความละเอียด

    การแก้ไขปัญหาสําหรับการจําลองเท่านั้น ให้ปิดใช้งานตัวเลือก "เปิดใช้งานบล็อกการปรับให้เท่ากัน (AEQ) " ภายใน Megafunction คอนโทรลเลอร์การกําหนดค่าใหม่ของตัวรับส่งสัญญาณ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้