ข้อผิดพลาด: ไม่มีการเชื่อมต่อโหนด IR FIFO USERDES Block...

สิ่งแวดล้อม

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 12.0

คำอธิบาย

คุณจะพบกับข้อผิดพลาดการสังเคราะห์นี้หากคุณเชื่อมต่อ PLL และALTLVDS_RXเมกะการทํางานในโหมด PLL ภายนอกและเปิดใช้งานการสลับนาฬิกา PLL อยู่ ข้อผิดพลาดนี้เกิดขึ้นเนื่องจากซอฟต์แวร์ Quartus® II ไม่ได้ใส่อะตอมcyclonev_pll_lvds_outputระหว่าง PLL และALTLVDS_RXเมกะการทํางานร่วมกันในระหว่างการสังเคราะห์

ความละเอียด

วิธีแก้ไขปัญหาชั่วคราวคือการแทรกอะตอมต่อไปนี้ระหว่าง PLL และ LVDS_RX:

cyclonev_pll_lvds_output #(
.pll_loaden_enable_disable("true")
.pll_lvdsclk_enable_disable("true")
) stratixv_pll_lvds_output_inst (
.ccout({loaden_from_pll, fclk_from_pll})
.loaden (loaden_to_lvds),
.lvdsclk(fclk_to_lvds)
);

หากเป้าหมายเป็นอุปกรณ์ Stratix® V คุณสามารถเปลี่ยนชื่อเป็น stratixv_pll_lvds_output ได้

มีกําหนดที่จะแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

Cyclone® V SE SoC FPGA

Cyclone® V SX SoC FPGA

Stratix® V GX FPGA

Stratix® V E FPGA

Stratix® V GT FPGA

Cyclone® V GT FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Cyclone® V ST SoC FPGA

Cyclone® V E FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ข้อผิดพลาด: ไม่มีการเชื่อมต่อโหนด IR FIFO USERDES Block 'lvds_rx:inst|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' อย่างถูกต้องบนพอร์ต 'WRITECLK'

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์