ID บทความ: 000076262 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 14/08/2014

ข้อผิดพลาด: เอาต์พุตพอร์ต DATAOUT บนอะตอมdqs_in_delay_1ซึ่งเป็นarriav_delay_chainฉลองไม่ได้เชื่อมต่อกับปลายทางที่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นข้อผิดพลาดการสังเคราะห์ข้างต้นเมื่อคอมไพล์การออกแบบซอฟต์คอนโทรลเลอร์ Arria® V DDR3 ที่สร้างขึ้นด้วย Qsys ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 หรือใหม่กว่า ข้อผิดพลาดเกิดขึ้นเมื่อลอจิกภายในคอนโทรลเลอร์ DDR3 ถูกปรับให้เหมาะสมเนื่องจากสัญญาณAvalonไม่ได้เชื่อมต่ออย่างถูกต้องกับ Avalon Master และแหล่งสัญญาณนาฬิกา Avalon Master

    ความละเอียด

    ตรวจสอบให้แน่ใจว่าอินเทอร์เฟซAvalonเชื่อมต่อกับ Avalon Master และแหล่งนาฬิกา Avalon Master อย่างถูกต้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้