ID บทความ: 000076251 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/06/2020

ทําไมการตั้งค่าบิตการกําหนดค่านาฬิกาสล็อตของ Avalon® -ST Intel® Stratix® 10 Hard IP สําหรับ PCI Express และ Avalon® -MM Intel® Stratix® 10 Hard IP สําหรับ PCI Express เป็น 0 เสมอโดยไม่คํานึงถึงการตั้งค่าในแคตตาล็อก IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ Avalon® -ST Intel® Stratix® 10 Hard IP สําหรับ PCI Express และ Avalon® -MM Intel® Stratix® 10 Hard IP สําหรับ PCI Express ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.4, บิตการกําหนดค่าสล็อต (บิต 12) ในรีจิสเตอร์ PCI Express Link Status ถูกตั้งค่าเป็น 0 เสมอ ปัญหานี้สามารถเห็นได้ทั้งในการจําลองและฮาร์ดแวร์

    ความละเอียด

    ไม่มีวิธีการแก้ไขปัญหา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    เอฟพีจีเอ Intel® Stratix® 10 DX
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้