ID บทความ: 000076238 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 02/06/2014

ข้อผิดพลาดภายใน: ระบบย่อย: SIN, ไฟล์: /quartus/tsm/sin/sin_micro_tnodes_dag.cpp, บรรทัด: 626

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ข้อผิดพลาดนี้อาจพบเห็นได้ในเวอร์ชั่นซอฟต์แวร์ Quartus® II 12.0sp2 และก่อนหน้าเมื่อใช้งาน EDA Netlist Writer เพื่อสร้างโมเดล IBIS สําหรับการออกแบบที่มุ่งเป้าไปที่ตระกูล Arria® V

     

    ข้อผิดพลาดนี้จะเกิดขึ้นหากรายการพอร์ตสําหรับไฟล์การออกแบบระดับบนสุดมีพินที่แตกต่างและพินลบอยู่ก่อนพินบวก (p) ของคู่เดียวกัน

     

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0SP2 และก่อนหน้า ให้แน่ใจว่าไฟล์การออกแบบระดับบนสุดของคุณแสดงรายการพินที่แตกต่างที่เป็นบวก (p) ก่อนพินเสริมเชิงลบ (n)
     
    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต


     

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้