ID บทความ: 000076200 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ฉันสามารถสลับสัญญาณนาฬิกากําหนดค่า DCLK ก่อนและหลังการกําหนดค่าได้หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ใช่ สัญญาณ DCLK ซึ่งเป็นสัญญาณนาฬิกาในโหมด Passive Serial, Fast Passive Parallel และ Passive Parallel Synchronous สามารถสลับได้ทั้งก่อนและหลังการกําหนดค่า

การสลับ DCLK ที่จุดเริ่มต้นของการกําหนดค่าไม่ควรเป็นปัญหาหากสัญญาณข้อมูลอยู่ในระดับสูงหรือต่ํา FPGAsมองหาลําดับการเริ่มต้นในรายการข้อมูล ก่อนที่จะเริ่มลงทะเบียนข้อมูลการกําหนดค่า ดังนั้นตราบเท่าที่สัญญาณข้อมูลไม่ได้มีการสลับแบบสุ่ม การเปลี่ยนผ่าน DCLK จะไม่เริ่มรอบการกําหนดค่าหรือทําให้เกิดข้อผิดพลาด

หลังการกําหนดค่า อินพุตบน DCLK จะถูกละเลยโดยFPGA

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

เอฟพีจีเอ Stratix®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้