ID บทความ: 000076176 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/02/2013

ข้อผิดพลาดในการคอมไพล์ในการจําลองแบบโพสต์Arria V โดยใช้ Aldec Active-HDL 9.1

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากการออกแบบของคุณมุ่งเป้าไปยังอุปกรณ์ Arria V หรือ Arria V GZ และคุณทําการจําลองหลังการปรับให้พอดีในเวอร์ชัน 12.1 ของ Quartus ซอฟต์แวร์ II ที่ใช้ Aldec Active-HDL 9.1 EDA ตัวจําลอง ข้อผิดพลาดในการคอมไพล์อาจเกิดขึ้น

    ความละเอียด

    อัปเกรดเป็น Aldec Active-HDL เวอร์ชั่น 9.2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V GZ FPGA
    Arria® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้