ปัญหาสำคัญ
ซอฟต์แวร์ Quartus II จะแสดงคําเตือนต่อไปนี้สําหรับ การออกแบบที่ใช้ช่องสัญญาณมากกว่า 1 ช่องระหว่าง SerialLite II IP คอร์และ IP PHY แบบกําหนดเองในระหว่างการรวม:
คําเตือนที่สําคัญ (21196): แหล่งข้อมูล Coreclk จาก HSSI 8G RX PCS อะตอม slite2_x4_2g_5agx_cusphy:u_slite2_x4_2g_5agx_cusphy|altera_xcvr_custom: slite2_x4_2g_5agx_cusphy_inst|av_xcvr_custom_nr:A5|av_xcvr_custom_native: transceiver_core|av_xcvr_native:gen.av_xcvr_native_insts[3].gen_bonded_group av_xcvr_native_inst|av_pcs:inst_av_pcs|av_pcs_ch:ch[0].inst_av_pcs_ch| av_hssi_8g_rx_pcs_rbc:inst_av_hssi_8g_rx_pcs|wys ไม่มี 0 เดียวกัน แหล่งข้อมูล ppm ในส่วนที่เกี่ยวข้องกับนาฬิกาภายในของ PCS เนื่องจาก coreclk อินพุตของ ช่องสัญญาณตัวรับสัญญาณไม่ได้ถูกขับเคลื่อนด้วย rx clkout ของตัวเอง
คุณสามารถละเลยคําเตือนนี้ได้หากเป้าหมายการออกแบบของคุณ Arriaอุปกรณ์ V หรือ Stratix V
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ SerialLite II แกน IP