ID บทความ: 000076167 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 27/08/2013

ข้อผิดพลาด: โหนดตัวรับสัญญาณ SERDES 'ext_altlvds_rx:inst1|altlvds_rx:ALTLVDS_RX_component|ext_altlvds_rx_lvds_rx:auto_generated|rx_0' ไม่มีการเชื่อมต่ออย่างถูกต้องบนพอร์ต 'DPACLKIN'

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณจะเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Intel® Quartus® II เวอร์ชั่น 11.0 เมื่อคุณเปิดใช้งาน DPA บนเมกะ ALTLVDS_RX และใช้โหมด PLL ภายนอกในอุปกรณ์ Intel® Stratix® V

เพื่อหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

เปลี่ยนบรรทัดโค้ดต่อไปนี้ทั้งในการประกาศส่วนประกอบและหน่วยงานในไฟล์การออกแบบ ALTVDS_RX ระดับสูงสุด:

rx_dpaclock : IN STD_LOGIC_VECTOR (0 DOWNTO 0)

ถึง

rx_dpaclock : IN STD_LOGIC;

ความละเอียด

ปัญหานี้ได้รับการแก้ไขแล้วในซอฟต์แวร์ Intel® Quartus® II เวอร์ชั่น 11.0SP2

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้