คำอธิบาย
เมื่อเรียกใช้งานการจําลอง EDA RTL สําหรับการออกแบบ VIP ภายใน Quartus® II และคุณอาจได้รับข้อผิดพลาดข้างต้นใน Modelsim เพื่อแก้ไขปัญหานี้ โปรดเปิด _run_msim_rtl_verilog.do (อยู่ที่ "ไดเรกทอรีโครงการ"\simulation\modelsim\) และลบ .vhd จากไฟล์นี้ หลังจากนั้น โปรดดําเนินการไฟล์ _run_msim_rtl_verilog.do ภายใน Modelsim
จริง ๆ แล้ว .vhd ไม่จําเป็นสําหรับการจําลอง RTL ดังนั้นเราจึงสามารถลบออกด้วยตนเองเพื่อแก้ไขปัญหา