ปัญหาสำคัญ
การจําลอง Cadence NCSim VHDL อาจทําให้เกิดข้อผิดพลาดในการคอมไพล์ สําหรับการออกแบบอีเธอร์เน็ต 10G MAC ความหน่วงแฝงต่ํา ไลบรารีการจําลอง การแมปในไฟล์ Qsys .spd แสดงข้อผิดพลาดต่อไปนี้หรือคล้ายคลึงกัน:
ncelab: *W, ARCMRA: ทําให้งานง่ายขึ้น TOP_TB:RTL, MRA (ส่วนใหญ่ สถาปัตยกรรม ncelab: *E, MULVLG: การผูกที่เป็นไปได้ ตัวอย่างเช่น หน่วยออกแบบ 'altera_reset_controller' ใน 'top_inst.top_tb_top_inst:rtl' มี: alt_em10g32_0.altera_reset_controller:module rst_controller.altera_reset_controller:module.ncelab: *W, CUNOTB: อินสแตนซ์ส่วนประกอบไม่ได้ถูกผูกมัดอย่างเต็มที่ (:top_tb:top_inst:rst_controller) [File:top_tb_top_inst.vhd, Line:352].ncsim: 12.20-s014: (c) ลิขสิทธิ์ 1995-2013 Cadence Design Systems, Inc.ncsim: *F,NOSNAP: สแนปช็อต ไม่มี 'top_tb' อยู่ในไลบรารี
หากต้องการแก้ไขปัญหานี้ ให้สร้างสคริปต์การจําลองใหม่ โดยใช้คําสั่งต่อไปนี้:
ip-make-simscript --spd= --คอมไพล์-to-work
ปัญหานี้จะได้รับการแก้ไขใน Quartus เวอร์ชันในอนาคต ซอฟต์แวร์ II