ID บทความ: 000076022 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/11/2013

VCS สร้างคําเตือนนี้เมื่อทําการจําลองการทํางานของ IP II คอนโทรลเลอร์ประสิทธิภาพสูง DDR, DDR2 และ DDR3 SDRAM คําเตือนนี้ปรากฏขึ้นเนื่องจากรหัสกําลังเชื่อมต่อ LSB 1 บิตของบัส 4 บิตกับอินพุต 2 บิต

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

VCS สร้างคําเตือนนี้เมื่อทําการจําลองการทํางานของ IP II คอนโทรลเลอร์ประสิทธิภาพสูง DDR, DDR2 และ DDR3 SDRAM

 

คําเตือนนี้ปรากฏขึ้นเนื่องจากรหัสกําลังเชื่อมต่อ LSB 1 บิตของบัส 4 บิตกับอินพุต 2 บิต ดังนั้นบิต 2 ของการป้อนข้อมูลclk_reset scan_dinจึงไม่มีไดรเวอร์  ตัวจัดลําดับระดับจะไม่ใช้ห่วงโซ่การสแกนบนmem_clks และไม่สําคัญสําหรับการออกแบบที่ไม่มีระดับ (เช่น DDR2) เนื่องจากไม่ได้ใช้ห่วงโซ่การสแกน ดังนั้นข้อความนี้จึงสามารถละเลยได้อย่างปลอดภัย

 

คําเตือน-[PCWM-W] ความกว้างของการเชื่อมต่อพอร์ตไม่ตรงกัน &ltpath_name>/SdramController_PLL_Master_phy_alt_mem_phy.v, 1395"clk" การแสดงออก 1 บิตต่อไปนี้เชื่อมต่อกับพอร์ต "scan_din" ของโมดูล "SdramController_PLL_Master_phy_alt_mem_phy_clk_reset" แบบ 2 บิต, อินสแตนซ์ "clk" Expression: scan_din[0] ใช้ lint=PCWM เพื่อดูรายละเอียดเพิ่มเติม

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้