ID บทความ: 000076014 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/12/2013

ทําไม DDR3 SDRAM Controller พร้อม UniPHY Intel® FPGA IP ส่งคืนข้อมูลการอ่านที่ไม่ถูกต้องหลังจากรีเซ็ตพอร์ต Front End แบบหลายพอร์ตแล้ว

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY Intel® FPGA IP อาจส่งคืนข้อมูลการอ่านที่ไม่ถูกต้องหลังจากรีเซ็ตพอร์ต Front End (MPFE) แบบหลายพอร์ต (mp_*reset_n*), โดยไม่ต้องรีเซ็ตคอนโทรลเลอร์ทั้งหมด (ctl_reset_n/soft_reset_nglobal_reset_n) ปัญหานี้เกิดขึ้นเนื่องจากการลงทะเบียนที่อยู่สําหรับอ่านข้อมูล FIFO ไม่ได้ถูกรีเซ็ตร่วมกับการลงทะเบียนแอดเดรสการอ่าน ความไม่ตรงกันนี้นําไปสู่การอ่านที่อยู่ชี้ไปยังตําแหน่งที่ไม่ถูกต้องของข้อมูลการอ่านที่ส่งคืนโดยคอนโทรลเลอร์

ความละเอียด

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II v15.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

Cyclone® V GX FPGA
Arria® V GZ FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Arria® V SX SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้