ID บทความ: 000075974 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/08/2012

ทําไม TimeQuest ไม่วิเคราะห์tx_enableและtx_inclockหรือrx_enableและrx_inclockพาธเวลาเมื่อใช้ฟังก์ชัน ALTLVDS ในโหมด PLL ภายนอก

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

TimeQuest ไม่ได้วิเคราะห์tx_enableและtx_inclock หรือพาธrx_enableและrx_inclockเวลาเมื่อใช้ฟังก์ชัน ALTLVDS ในโหมด PLL ภายนอก พาธเหล่านี้ใช้การกําหนดเส้นทางเฉพาะ ตราบเท่าที่การเปลี่ยนเฟสถูกตั้งค่าอย่างถูกต้องบนนาฬิกาเอาต์พุต PLL ที่ใช้โดยฟังก์ชัน ALTLVDS Alteraรับประกันเวลาระหว่างพาธเหล่านี้

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 31 ผลิตภัณฑ์

Stratix® IV E FPGA
Arria® II GX FPGA
อุปกรณ์ HardCopy™ IV GX ASIC
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
อุปกรณ์ HardCopy™ IV E ASIC
Cyclone® III LS FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Arria® II GZ FPGA
Stratix® V E FPGA
Arria® GX FPGA
อุปกรณ์ HardCopy™ III ASIC
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้