ปัญหาสำคัญ
คำอธิบาย
ปัญหานี้มีผลต่อ DDR2 และ DDR3, LPDDR2, QDR II, และ RLDRAM ผลิตภัณฑ์ II
ข้อผิดพลาดพอดีอาจเกิดขึ้นเมื่อ PLL กลางในอุปกรณ์ Arria V ใช้เพื่อขับเคลื่อนเครือข่ายนาฬิกา PHY อิสระสองเครือข่าย สถานการณ์นี้ อาจเกิดขึ้นได้เมื่ออินพุตสัญญาณนาฬิกาอ้างอิง PLL สําหรับอินเทอร์เฟซหน่วยความจําสองอินเทอร์เฟซ ทั้งคู่มีข้อจํากัดในการใช้ศูนย์ PLL
ความละเอียด
วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการใช้ Center PLL เพื่อ ไดรฟ์เพียงต้นเดียวของนาฬิกา
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต