ID บทความ: 000075935 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/06/2013

ความถี่ของสัญญาณนาฬิกาเอาต์พุต PLL สามารถเปลี่ยนหลังจากการสลับสัญญาณนาฬิกาแบบแมนนวลได้หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ได้ ความถี่สัญญาณนาฬิกาเอาต์พุต PLL อาจเปลี่ยนไปตามความถี่สัญญาณนาฬิกาอ้างอิงอินพุตสํารองที่ผู้ใช้เปลี่ยนไปใช้ เนื่องจากการตั้งค่าตัวนับ PLL จะคงอยู่ระหว่างการสลับสัญญาณนาฬิกาแบบแมนนวล ดังนั้นความถี่สัญญาณนาฬิกาออกใหม่จึงขึ้นอยู่กับการตั้งค่าสัญญาณนาฬิกาอ้างอิงอินพุตใหม่และการตั้งค่าตัวนับ PLL ตัวอย่างเช่น:

 

การตั้งค่าจากการเปลี่ยนแปลงความยุ่งเหวี่ยง

 

Inclk0 = 20 MHz

Inclk1 = 18 MHz

เอาต์พุต = 100 MHz

 

ตัวนับ N = 1

เคาน์เตอร์ M = 30

ตัวนับขนาดโพสต์ = 6

VCO = 600 MHz

 

ในกรณีนี้ เมื่อสัญญาณนาฬิกาอินพุตถูกเปลี่ยนจาก inclk0 เป็น inclk1 ด้วยตนเอง ความถี่เอาต์พุตใหม่ในปัจจุบันคือ 90 MHz แทนที่จะเป็น 100MHz ตามการตั้งค่าข้างต้น

 

โปรดทราบว่าการเปลี่ยนความถี่อินพุตอาจทําให้ PLL สูญเสียการล็อก แต่ตราบเท่าที่สัญญาณนาฬิกาอินพุตยังคงอยู่ภายในความถี่ช่วงล็อกต่ําสุดและสูงสุด PLL จะสามารถล็อกได้

 

โปรดดูคู่มืออุปกรณ์ที่เกี่ยวข้องสําหรับรายละเอียดเพิ่มเติมและแนวทางในการใช้สวิตช์นาฬิกาด้วยตนเอง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้