ID บทความ: 000075932 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/04/2015

แผงจําลองเมื่อ global_reset_n สลับในช่วงต้น Intel® Arria® 10 FPGA การจําลอง DDR4 PHY-Only IP

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อทําการจําลองการทํางานกับ ip FPGA DDR4 PHY-Only Intel® Arria® 10 FPGA การสลับ global_reset_n ในช่วงต้นการจําลองอาจทําให้ตัวจัดลําดับส่งผลให้เกิด afi_cal_success หรือ afi_cal_fail อย่างที่ไม่เคยมีมาก่อน

    นี่เป็นปัญหาของการจําลองเท่านั้นและไม่ส่งผลกระทบต่อฟังก์ชันฮาร์ดแวร์

    ความละเอียด

    การแก้ไขปัญหาชั่วคราว ให้ใช้รูปแบบ global_reset_n ที่คล้ายกับรูปแบบที่สร้างขึ้นโดย altera_avalon_reset_source block ในตัวอย่างการออกแบบการจําลอง DDR4

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้