ID บทความ: 000075858 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/02/2014

U-Boot หมดเวลาในการเขียนโปรแกรมFPGA

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ใน Cyclone V SoC HPS U-Boot อาจหมดเวลาโดยไม่เสร็จสมบูรณ์ และรายงานรหัสข้อผิดพลาดของ -6 ที่ระบุว่าการควบคุมFPGA บล็อกไม่สามารถรับข้อมูลที่ถูกต้อง ซึ่งอาจเกิดขึ้นได้หากผู้จัดการFPGA ออกจากขั้นตอนการเริ่มต้นก่อนการทดสอบ U-Boot เป็น ผลที่ได้ คือมูลค่าของภาคสนามของstat.modeผู้จัดการ FPGA คือ USERMODEและ U-Boot หมดเวลารอstat.mode จะถูกตั้งค่าเป็นINITPHASE

    ความละเอียด

    แก้ไข arch/arm/arm/cpu/armv7/socfpga/fpga_manager.c stat.modeปรับเปลี่ยนการทดสอบเพื่ออนุญาต stat.mode = INITPHASE หรือ stat.mode = USERMODE

    หรืออาจอัปเกรดเป็น v13.1 หรือใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้