ในStratix® II และอุปกรณ์ Stratix II GX แต่ละ PLL ที่รวดเร็วสามารถขับเคลื่อนได้ถึง 25 ช่องสัญญาณตัวรับ altlvds เมื่อใช้ DPA PLL ที่รวดเร็วของศูนย์แต่ละตัวสามารถขับเคลื่อนได้ถึง 25 ช่องสัญญาณรับสัญญาณ altlvds ในแต่ละธนาคารที่อยู่ติดกันรวมสูงสุด 50 ช่อง ข้อกําหนดคือช่องสัญญาณตัวรับสัญญาณ DPA ทั้งหมดต้องอยู่ภายในแถวแล็ป 25 แถวต่อธนาคาร อุปกรณ์บางอย่างอาจไม่สามารถรองรับแชนเนล DPA 25 ช่องที่ขับเคลื่อนด้วย PLL ที่รวดเร็วตรงกลาง อุปกรณ์จะขึ้นอยู่กับรูปแบบของอุปกรณ์เฉพาะที่ใช้
คุณอาจพบเคสที่คุณทราบว่าอุปกรณ์ของคุณรองรับช่องสัญญาณ DPA จํานวนหนึ่งได้ แต่ซอฟต์แวร์ Quartus® II อาจออกข้อผิดพลาดระหว่างกระบวนการคอมไพล์ ซึ่งระบุว่าคุณมีอุปกรณ์รับสัญญาณ DPA เกินจํานวนที่มีอยู่ในอุปกรณ์ของคุณ ตัวอย่างเช่น อุปกรณ์ EP2SGX130GF1508 มี 48 ช่องสัญญาณ ซึ่งสามารถขับเคลื่อนด้วย PLL ที่รวดเร็วตรงกลางได้ (เมื่อใช้ PLL ที่รวดเร็วศูนย์หนึ่งเพื่อขับเคลื่อนผู้รับสัญญาณในทั้งสองธนาคาร PLL ที่รวดเร็วของศูนย์อีกแห่งจะไม่สามารถใช้เพื่อขับเคลื่อนผู้รับสัญญาณ) หากคุณตั้งค่าจํานวนช่องสัญญาณใน altlvds_rx MegaWizard® เป็น 48 คุณอาจได้รับข้อผิดพลาดในการคอมไพล์เนื่องจากวิธีการที่ซอฟต์แวร์ Quartus II วางพินของคุณหากไม่มีการกําหนดตําแหน่งพิน
มีพินสัญญาณนาฬิกาอินพุตเฉพาะสองประเภทบนStratix II และStratixธนาคารด้านข้าง II GX หนึ่งอันเป็นอินพุตสัญญาณนาฬิกาเฉพาะซึ่งสามารถขับเคลื่อน PLL ได้อย่างเคร่งครัด อีกประเภทคือพินอเนกประสงค์ - ซึ่งสามารถใช้เป็นพินอินพุตนาฬิกาเฉพาะสําหรับ PLLs หรือสามารถใช้เป็นตัวรับสัญญาณ SERDES ได้ หาก Quartus II fitter วางสัญญาณนาฬิกาอินพุต PLL บนพินวัตถุประสงค์คู่ คุณจะสูญเสียช่องสัญญาณรับสัญญาณหนึ่งช่องและได้รับข้อผิดพลาดไม่พอดี
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ คุณสามารถทําการมอบหมายพินให้กับพินนาฬิกาเพื่อวางลงบนพินอินพุตเฉพาะที่ไม่มีวงจร SERDES ซึ่งจะช่วยให้คุณมีจํานวนช่องรับสัญญาณ DPA สูงสุดที่เป็นไปได้สําหรับการออกแบบของคุณ
ต่อไปนี้อธิบายถึงพินนาฬิกาเฉพาะที่มีในธนาคาร I/O 1 และ 2 in Stratix II และอุปกรณ์ Stratix II GX:
CLK0p, CLK2p: พินนาฬิกาอินพุตเฉพาะพร้อมตัวรับสัญญาณ SERDES
CLK1p, CLK3p: พินสัญญาณนาฬิกาอินพุตเฉพาะที่ไม่มีตัวรับสัญญาณ SERDES
ต่อไปนี้อธิบายถึงพินนาฬิกาเฉพาะที่มีในธนาคาร I/O 5 และ 6 ในอุปกรณ์ Stratix II:
CLK8p, CLK10p: พินนาฬิกาอินพุตเฉพาะพร้อมตัวรับสัญญาณ SERDES
CLK9p, CLK11p: พินสัญญาณนาฬิกาอินพุตเฉพาะที่ไม่มีตัวรับสัญญาณ SERDES
FPLL ทั้งหมด[10.7]พิน CLKp ไม่มีตัวรับสัญญาณ SERDES นี่คือพินอินพุตนาฬิกาเฉพาะสําหรับ PLL ที่รวดเร็วที่มุม (ไม่มีในอุปกรณ์ทั้งหมด)
โปรดทราบว่า ความแตกต่างของการยกเลิกชิปรองรับเฉพาะบนพินอินพุตสัญญาณนาฬิกาเฉพาะวัตถุประสงค์คู่ที่มีตัวรับสัญญาณ SERDES เท่านั้น พินสัญญาณนาฬิกาอินพุตเฉพาะที่ไม่มีตัวรับสัญญาณ SERDES ไม่รองรับความแตกต่างในการยกเลิกชิป จะต้องมีตัวต้านทานภายนอก
