ID บทความ: 000075834 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/08/2012

ทําไมการกําหนดค่า PLL ใหม่ของ Dynamic Phase Shift ล้มเหลวเมื่อใช้Alteraการกําหนดค่าเมกะฟังก์ชัน PLL ใหม่บนอุปกรณ์ Stratix V และ Arria V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อใช้Altera® PLL กําหนดค่าเมกะการทํางานใหม่สําหรับ Dynamic Phase Shift การกําหนดค่าใหม่จะไม่เกิดขึ้นหากมีการเขียนการลงทะเบียนเริ่มต้นทันทีหลังจากมีการเขียนการลงทะเบียน Dynamic Phase Shift  จะเห็นได้ชัดเจนเนื่องจากจะไม่ระบุสัญญาณรอรับสัญญาณบนอินเทอร์เฟซ Avalon-MM

    นี่เป็นเพราะข้อบกพร่องในเมกะการทํางานซึ่งจะได้รับการแก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Quartus® II

    ความละเอียด

    เพื่อให้แน่ใจว่าจะมีการกําหนดค่าใหม่ ต้องมีอย่างน้อยหนึ่งรอบmgmt_clkระหว่างการเขียนครั้งแรกไปยังการลงทะเบียนDynamic_Phase_Shiftและการเขียนไปยังการลงทะเบียนเริ่มต้น

    หากต้องการทราบรายละเอียดเพิ่มเติมเกี่ยวกับการทํางานของ Altera PLL กําหนดค่า MegaFunction ใหม่ โปรดดู AN661: การปรับใช้การกําหนดค่า PLL ใหม่แบบเสี้ยวหนึ่งด้วยALTERA_PLLและALTERA_PLL_RECONFIGเมกะฟังก์ชัน (PDF)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Stratix® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้