ID บทความ: 000075789 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/12/2015

ทําไมความหน่วงแฝงเอาต์พุตของสถานะสถานะสําหรับ IP DCFIFO จึงสูงกว่าความหน่วงที่ระบุไว้ในคู่มือผู้ใช้ SCFIFO และ DCFIFO IP Cores

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย เนื่องจากลักษณะการข้ามสัญญาณนาฬิกาของ IP DCFIFO ความหน่วงแฝงของแฟลกสถานะอาจมากกว่าที่ระบุไว้ใน คู่มือผู้ใช้ SCFIFO และ DCFIFO IP Core ( PDF)

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 31 ผลิตภัณฑ์

Arria® V GT FPGA
Arria® V GZ FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
MAX® II CPLD
Intel® MAX® 10 FPGA
Cyclone® IV E FPGA
Cyclone® III LS FPGA
Intel® Arria® 10 GT FPGA
Stratix® IV E FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Intel® Arria® 10 GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Intel® Arria® 10 SX SoC FPGA
MAX® V CPLD
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้