160236ปัญหา: เวอร์ชั่น 1.9
สําหรับพิน BOOTSEL (BSEL) และ CLOCKSEL (CSEL) แสดงว่าตัวต้านทานการดึง 4.7K-ohm ถึง 10K-ohm สามารถใช้งานได้ แต่ไม่ได้ระบุแรงดันไฟฟ้าที่ตัวต้านทานการดึงขึ้นควรถูกผูกไว้
ตัวต้านทานแบบดึงขึ้นสําหรับพิน BSEL และ CSEL ควรผูกกับ VCCIO ของธนาคารที่มีพินเหล่านั้น
ปัญหา 63747: เวอร์ชั่น 1.3
DCLK ไม่ได้แสดงอยู่ในรายการเป็นพินวัตถุประสงค์คู่ DCLK สามารถกําหนดค่าเป็นพิน I/O ผู้ใช้หลังจากการกําหนดค่าเมื่อโหมดการกําหนดค่าเป็นโหมด Active
ปัญหา 44313: เวอร์ชั่น 1.1
แนวทางการเชื่อมต่อสําหรับพินGXB_RXที่ไม่ได้ใช้ระบุว่าจะเชื่อมต่อกับ GND ผ่านตัว ต้านทานขนาด 10 k. ตัว ต้านทานขนาด 10 k เป็นพินGXB_RXที่ไม่ได้ใช้โดยไม่จําเป็นสามารถผูกกับ GND โดยตรงได้
ปัญหา 27900: เวอร์ชั่น 1.1
CLK[0:23][p,n] ประเภทพิน คําอธิบายพิน และแนวทางการเชื่อมต่อไม่ถูกต้อง นี่คือพิน I/O วัตถุประสงค์คู่ที่มีความสามารถในการบัฟเฟอร์เอาต์พุต ต่อไปนี้อธิบายถึงพิน CLK[0:23][p,n]
ประเภทพิน: "อินพุต" ควรเปลี่ยนเป็น "I/O"
คําอธิบายพิน: "พินอินพุตสัญญาณนาฬิกาเชิงลบและบวกเฉพาะที่สามารถใช้เป็นพิน I/O ได้ OCT Rd รองรับเมื่อใช้เป็นอินพุตที่แตกต่าง รองรับ OCT Rt เมื่อใช้เป็นอินพุต SSTL หรือ HSTL OCT Rs รองรับการทํางานเอาต์พุต
เมื่อใช้มาตรฐาน I/O แบบครบวงจร เฉพาะพิน CLK[0:23]p ทําหน้าที่เป็นพินอินพุตเฉพาะสําหรับ PLL"
แนวทางการเชื่อมต่อ: "พินเหล่านี้สามารถผูกกับ GND หรือปล่อยให้ไม่มีการเชื่อมต่อ หากไม่มีการเชื่อมต่อ ให้ใช้ตัวเลือกโปรแกรมซอฟต์แวร์ Quartus II เพื่อโน้มนําพินเหล่านี้ภายในไปใช้ โดยสามารถสงวนไว้เป็นอินพุต tristate พร้อมกับเปิดใช้งานตัวต้านทานแบบอ่อนหรือเป็นเอาต์พุตที่ขับเคลื่อน GND ได้"