การจําลอง PLL ได้รับการกําหนดค่า 64steps ต่อรอบและจํากัดการก้าวด้วย 1 ps granularity สําหรับการตั้งค่าความถี่บางประการ ขั้นตอน pll จะมีจุดแสดงรายละเอียดเมื่อหารเป็น 64steps และระยะเวลาขั้นตอน PLL จะถูกปัดเศษ เนื่องจาก altmemphy IP เพิ่มขึ้นอย่างต่อเนื่องเฟส การจําลองจึงใช้เวลาไม่นานในการสะสมข้อผิดพลาดที่เพียงพอจนไม่สามารถทํางานได้เต็มที่ 180 องศา
หากต้องการแก้ไขปัญหานี้ ให้คํานวณค่านาฬิกาอ้างอิง PLL ที่ใกล้เคียงกับค่าเป้าหมายมากที่สุดสําหรับการจําลอง
ตัว อย่าง เช่น:
สําหรับ 24.576MHz (40.690ns) PLL ได้รับการกําหนดค่า 64steps ต่อรอบ ดังนั้นจะใช้เวลา 635.78ps ต่อขั้นตอน การจําลอง PLL จํากัดเฉพาะการก้าวด้วย 1 ps granularity ดังนั้นจึงใช้ 636 ps ต่อขั้นตอน เนื่องจาก altmemphy IP เพิ่มขึ้นอย่างต่อเนื่องเฟส การจําลองจึงใช้เวลาไม่นานในการสะสมข้อผิดพลาดที่เพียงพอจนไม่สามารถทํางานได้เต็มที่ 180 องศา
เพื่อหลีกเลี่ยงข้อผิดพลาดดังกล่าวในช่วงความถี่นี้ ให้ระบุค่าที่เป็นตัวคูณของ 64 ซึ่งเป็น 24.606MHz (ค่านี้อยู่ใกล้กับ 24.567MHz)
ในการใช้งานจริง เรายังคงสามารถคงความถี่อ้างอิงที่แท้จริงไว้ได้