ปัญหาสำคัญ
คำอธิบาย
เนื่องจากปัญหาใน Stratix® 10 FPGA Hard IP สําหรับ PCI Express* Link Inspector คุณอาจสังเกตเห็นว่าค่า Timestamp มากกว่าเวลาจริง
ตัวอย่างเช่น เมื่อใช้ Stratix® 10 FPGA Hard IP สําหรับ PCI Express* coreclkout ที่ 125MHz ค่าตราประทับเวลาจะแสดงประมาณ 20% เหนือค่าโดยประมาณ (12ms เมื่อเทียบกับ 10ms จริง)
นี่คือความคลาดเคลื่อนระหว่าง coreclkout ที่ผู้ใช้กําหนดที่ 125MHz หรือ 250MHz และนาฬิกา 100MHz ถูกใช้โดยตัวตรวจสอบลิงก์เสมอ
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ให้ใช้ตัวคูณบนค่า Timestamp ดังแสดงด้านล่าง
เมื่อใช้ coreclkout 125MHz ให้คูณค่า Timestamp ด้วยแฟคเตอร์การคูณ 0.8 (100MHz / 125MHz)
เมื่อใช้ coreclkout 250MHz ให้คูณค่า Timestamp ด้วยตัวคูณ 0.4 (100MHz / 250MHz)
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต