คำอธิบาย
คุณอาจได้รับข้อความเตือนนี้หากสัญญาณนาฬิกาเอาต์พุต PLL ไม่มีข้อจํากัดอย่างถูกต้องในไฟล์ SDC
จํากัดสัญญาณนาฬิกาเอาต์พุต PLL ทั้งหมดด้วยวิธีใดวิธีหนึ่งต่อไปนี้:
1. ใช้ 'derive_pll_clocks' เพื่อจํากัดสัญญาณนาฬิกาเอาต์พุต PLL โดยอัตโนมัติ หรือ
2.ใช้ 'create_generated_clock' เพื่อจํากัดสัญญาณนาฬิกาเอาต์พุต PLL แยกกัน
หมายถึง การวิเคราะห์ PLL FPGAประสิทธิภาพสูงพร้อม TimeQuest (PDF) สําหรับรายละเอียดเพิ่มเติมเกี่ยวกับการวิเคราะห์ PLL พร้อม TimeQuest