ปัญหาสำคัญ
Stratix® 10 ES PCIe* Hard IP อาจพบการรั่วไหลของเครดิตระหว่างการส่ง TLP เมื่อ TX FIFO ภายใน Hard IP เติมข้อมูล อาจส่งผลให้เกิดการรั่วไหลของเครดิตได้ นี่อาจนําไปสู่อินเทอร์เฟซผู้ใช้ที่ลดทอนลงโดยทํางานร่วมกับข้อมูลเครดิตที่ใช้ที่ไม่ถูกต้องซึ่งถูกรายงานบนอินเทอร์เฟซเครดิต TX
การกําหนดค่า Gen1, Gen2 และ Gen3 ทั้งหมดบนอุปกรณ์ Stratix 10 GX ที่มี ES1 L-Tiles, ES2 L-Tiles หรือ ES1 H-Tile ได้รับผลกระทบและอาจสังเกตเห็นการลดลงของประสิทธิภาพซึ่งส่งผลให้มีแบนด์วิดท์ลดลง
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ คุณต้องตรวจสอบและรักษาความปลอดภัยแถบเครดิตที่มีอยู่สําหรับแต่ละประเภทธุรกรรม: โพสต์ (P), ไม่ใช่โพสต์ (NP) และเสร็จสิ้น (CPL) โดยใช้สูตรด้านล่าง อย่าคํานวณ_cdts_limit tx_*โดยใช้สัญญาณ tx_*_cdts_consumed บนอินเทอร์เฟซเครดิต TX :
เครดิตที่ใช้ได้ = เครดิตที่โฆษณาจากพาร์ทเนอร์ – GB
โดยที่ GB = 128 เครดิตสําหรับข้อมูล 64 เครดิตสําหรับส่วนหัว
สําหรับอุปกรณ์ที่โฆษณาน้อยกว่า 128 เครดิต จะใช้วิธีการแก้ไขปัญหาชั่วคราวนี้ไม่ได้
ด้านล่างคือตัวอย่างรหัส pseudo สําหรับประเภทการรับส่งข้อมูล NPH TLP (การอ่านหน่วยความจําโดยไม่ต้องโหลด) เพื่อหลีกเลี่ยงการรั่วไหลของเครดิตในขณะที่เป็นไปตามกฎการสั่งซื้อ PCIe*
1a. ติดตามจํานวน NP TLPs ที่คงค้างดังนี้
หาก (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet;
}
1b. (OR) Guard แบนด์เครดิตที่มีอยู่สําหรับ NPH TLPs ดังนี้
หาก ((tx_nph_cdts – 64) > 0) {
Send_NPH_packet;
}
รายการธุรกรรมได้รับการแก้ไขในอุปกรณ์ 10 GX Stratix®ด้วย ES3 L-Tiles, Production L-Tiles, ES2 H-Tiles หรือ H-Tile การผลิต และอุปกรณ์ H-Tiles Intel Stratix 10 SX ทั้งหมด