คำอธิบาย
ไม่ สคริปต์การจําลอง Cadence* Xcelium* ไม่ได้ถูกสร้างขึ้นสําหรับตัวอย่างการออกแบบ 50G Interlaken Intel® FPGA IPการกําหนดเป้าหมายอุปกรณ์ Intel® Arria® 10 สคริปต์ถูกสร้างขึ้นเพื่อจําลองตัวอย่าง 50G Interlaken Intel® FPGA testbench การออกแบบใน Modelsim*, NCSim* และ VCS* เมื่อกําหนดเป้าหมายอุปกรณ์ Intel Arria 10