ID บทความ: 000075616 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 31/07/2017

ข้อผิดพลาด(13381): ข้อผิดพลาด Verilog HDL ที่ alt_vip_cps_alg_core_packer.sv(169): part-select มีขนาดเป็นลบหรือศูนย์ แต่ต้องใช้บิตอย่างน้อยหนึ่งบิต

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับคอร์ IP Arria® Color Plane Sequencer II Arria® คุณอาจเห็นข้อผิดพลาดข้างต้นในซอฟต์แวร์ Quartus® Prime Pro เวอร์ชั่น 16.1 เมื่อเปรียบเทียบ IP กับพารามิเตอร์ที่ใช้พิกเซลมากกว่าหนึ่งพิกเซลพร้อมกัน

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นในซอฟต์แวร์เวอร์ชัน 16.1.1 ของซอฟต์แวร์ Quartus Prime Pro

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้