ID บทความ: 000075611 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 16/04/2014

ฉันจะสังเกตเห็น Hard IP สําหรับสัญญาณอินเตอร์เฟซ PCI Express PIPE สําหรับอุปกรณ์ Arria V GZ และอุปกรณ์ Stratix V ได้อย่างไร

สิ่งแวดล้อม

  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ในการใช้ Hard IP สําหรับบัสทดสอบ PCI Express® ร่วมกับ SignalTap™ II, แผนที่ลงทะเบียน หรือ IOs วัตถุประสงค์ทั่วไปเพื่อสังเกตสัญญาณอินเทอร์เฟซ PIPE บนอุปกรณ์ Arria® V GZ และอุปกรณ์ Stratix® V ทําตามคําแนะนําด้านล่าง:

    บัสทดสอบประกอบด้วย test_in บัสและ test_out รถ บัส บัสทดสอบออกแบบมาสําหรับวัตถุประสงค์ในการดีบักเท่านั้นและไม่ควรใช้ในการออกแบบการผลิต

    test_in บัสจะกําหนดว่าสัญญาณอินเตอร์เฟซ Hard IP PIPE ใดที่จะกําหนดเส้นทางไปยัง test_out รถบัสสําหรับการสังเกตการณ์  32 บิตบนของ test_in บัสในไฟล์ altpcie_sv_hip_ast_hwtcl.v ใช้เพื่อเลือกเลน PCIe สองเลนจากแปดเลน สัญญาณ PIPE สําหรับเลนทั้งสองนี้กําหนดเส้นทางไปที่ 320 บิต test_out บัส (หรือหมายถึง การทดสอบ ในไฟล์เดียวกัน)

    1. กําหนดค่าสําหรับบัส test_in ด้านบน 32 บิต

    เฉพาะรุ่น 32 บิตบนของ test_in บัสจะถูกใช้ในการเลือกสัญญาณอินเตอร์เฟซ PIPE สําหรับเลน PCIe หนึ่งๆ สองเลนในแต่ละครั้ง ตารางที่ 1 แสดง test_in[63:32] ค่าเพื่อเลือกเลน

    test_in[63:32] การเลือกเลนสัญญาณอินเตอร์เฟซ PIPE
    32'h0 เลน0 และเลน1
    32'h1 เลน2 และเลน3
    32'h2 เลน4 และเลน5
    32'h3 เลน6 และเลน7

    ตารางที่ 1 Test_in[63:32] คุณค่าในการเลือกเลนที่แตกต่างกัน

     

    2. ตั้งค่าของ test_in[63:32] ในไฟล์ altpcie_sv_hip_ast_hwtcl.v

    ในไฟล์: altpcie_sv_hip_ast_hwtcl.v เปลี่ยนบรรทัด 2929

    จาก    

    .test_in ({testin[63:1],(ALTPCIE_SV_HIP_AST_HWTCL_SIM_ONLY==0)?1'b0:testin[0]}),

    ถึง

    .test_in ({32'h,testin[31:1],(ALTPCIE_SV_HIP_AST_HWTCL_SIM_ONLY==0)?1'b0:testin[0]}),

    หมายเหตุ = 0 ถึง 3 อิงตามตารางด้านบน

    3. สังเกตสัญญาณอินเตอร์เฟซ PIPE จากการทดสอบในโมดูล altpcie_sv_hip_ast_hwtcl

    คุณสามารถสังเกตสัญญาณอินเตอร์เฟซ PIPE ที่เกี่ยวข้องบน 320 บิต test_out บัส หรือเรียกว่าการทดสอบในโมดูล altpcie_sv_hip_ast_hwtcl. ตารางต่อไปนี้แสดงสัญญาณอินเตอร์เฟซ PIPE สําหรับเลนเฉพาะบนบัสทดสอบ คุณสามารถสังเกตบัสทดสอบโดยใช้ SignalTap™ II, แผนที่ลงทะเบียน หรือ I/O เพื่อการใช้งานทั่วไป

    สัญญาณอินเตอร์เฟซ PIPE ความกว้างบิต เลน 0/เลน 2/เลน 4/เลน 6 เลน 1/เลน 3/เลน 5/เลน 7
    สํารอง - ไม่ได้ใช้ 58 การทดสอบ[159:102] การทดสอบ[319:262]
    เลนเลอเวอเรชั่นที่ปรับขนาดได้ 1 การทดสอบ[101] การทดสอบ[261]
    eidleinfersel 3 การทดสอบ[100:98] การทดสอบ[260:258]
    txdeemph 1 การทดสอบ[97] การทดสอบ[257]
    txmargin 3 การทดสอบ[96:94] การทดสอบ[256:254]
    อัตรา 2 การทดสอบ[93:92] การทดสอบ[253:252]
    rxstatus 3 การทดสอบ[91:89] การทดสอบ[251:249]
    rxelecidle 1 การทดสอบ[88] การทดสอบ[248]
    phystatus 1 การทดสอบ[87] การทดสอบ[247]
    rxvalid 1 การทดสอบ[86] การทดสอบ[246]
    rxblkst 1 การทดสอบ[85] การทดสอบ[245]
    rxsynchd 2 การทดสอบ[84:83] การทดสอบ[244:243]
    rxdataskip 1 การทดสอบ[82] การทดสอบ[242]
    rxdatak 4 การทดสอบ[81:78] การทดสอบ[241:238]
    rxdata 32 การทดสอบ[77:46] การทดสอบ[237:206]
    การปิดเครื่อง 2 การทดสอบ[45:44] การทดสอบ[205:204]
    rxpolarity 1 การทดสอบ[43] การทดสอบ[203]
    txcompl 1 การทดสอบ[42] การทดสอบ[202]
    txelecidle 1 การทดสอบ[41] การทดสอบ[201]
    txdetectrx 1 การทดสอบ[40] การทดสอบ[200]
    txblkst 1 การทดสอบ[39] การทดสอบ[199]
    txsynchd 2 การทดสอบ[38:37] การทดสอบ[198:197]
    txdataskip 1 การทดสอบ[36] การทดสอบ[196]
    txdatak 4 การทดสอบ[35:32] การทดสอบ[195:192]
    txdata 32 การทดสอบ[31:0] การทดสอบ[191:160]

     

    ความละเอียด

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V FPGA
    Stratix® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้