ID บทความ: 000075596 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/04/2021

เหตุใดฉันจึงเห็นความล้มเหลวของเวลาในการข้ามสัญญาณrx_lanes_alignedในตัวอย่างการออกแบบIntel® FPGA IP Interlaken (เจนเนอเรชั่น 2)

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Interlaken (เจนเนอเรชั่น 2)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.1 และก่อนหน้า สัญญาณ rx_lanes_aligned จึงไม่ซิงค์กับ usr_clk ก่อนที่จะออกจากคอร์ทรัพย์สินทางปัญญา (IP) ซึ่งอาจทําให้เกิดความสามารถในการตอบสนองได้ที่ตรรกะผู้ใช้หากผู้ใช้ไม่ได้ซิงโครไนซ์ ปัญหาที่อาจพบได้สามารถเผยแพร่ไปยังตรรกะผู้ใช้ได้ แม้ว่าการเปลี่ยนแปลงที่สอดคล้องจะไม่เกิดขึ้นบ่อยก็ตาม

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ Intel แนะนําให้เพิ่มynchronizer s ไปยัง สัญญาณrx_lanes_aligned ลงใน โดเมน usr_clk

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Stratix® 10 NX
    Intel® Stratix® 10 MX FPGA
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    เอฟพีจีเอ Intel® Stratix® 10 DX
    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้