ID บทความ: 000075588 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/07/2021

ทําไมฉันถึงต้องดําเนินการอัปเกรด IOPLL Intel® FPGA IP ในตัวอย่างการออกแบบอี Intel® FPGA IPเธอร์เน็ตความเร็วสามเท่าของ Intel® Stratix® 10 E-Tile

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2 คุณอาจเห็น IOPLL Intel® FPGA IPไม่ได้รับการอัปเกรดสําเร็จใน Ethernet Intel® FPGA IP 10/100/1000Mb Ethernet MAC (Fifoless) ที่มี IEEE1588v2 และ 2XTBI PCS ที่มีตัวอย่างการออกแบบตัวรับส่งสัญญาณ E-Tile GXB

    หากไม่ดําเนินการอัพเกรด IOPLL Intel® FPGA IP จะพบข้อผิดพลาดต่อไปนี้เมื่อคอมไพล์การออกแบบตัวอย่าง:

    ข้อผิดพลาด(18185): การออกแบบของคุณมีส่วนประกอบ IP ที่ต้องสร้างใหม่ หากต้องการสร้าง IP ของคุณใหม่ ให้ใช้กล่องโต้ตอบ อัพเกรดส่วนประกอบ IP ที่มีอยู่ในเมนู Project ในซอฟต์แวร์ Quartus Prime

    ข้อผิดพลาด(18186): คุณต้องอัปเกรดส่วนประกอบ IP ทันทีใน ip ไฟล์/alt_tse_iopll_todsampling_clk.ip เป็นส่วนประกอบ IP เวอร์ชันล่าสุด

    ข้อผิดพลาด(18186): คุณต้องอัปเกรดส่วนประกอบ IP ทันทีใน ip ไฟล์/alt_core_iopll_upstream.ip เป็นส่วนประกอบ IP เวอร์ชันล่าสุด

    ข้อผิดพลาด(18186): คุณต้องอัปเกรดส่วนประกอบ IP ทันทีใน ip ไฟล์/alt_core_iopll_tse_rx_clk.ip เป็นส่วนประกอบ IP เวอร์ชันล่าสุด

    ข้อผิดพลาด(18186): คุณต้องอัปเกรดส่วนประกอบ IP ทันทีใน ip/alt_core_iopll_tse_clk.ip ไฟล์เป็นส่วนประกอบ IP เวอร์ชันล่าสุด

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2 ให้ทําตามขั้นตอนด้านล่าง

    1. ดําเนินการอัปเกรด IP และสร้างส่วนประกอบ IOPLL Intel® FPGA IP ใหม่
    2. เปิด สคริปต์การจําลอง สําหรับการจําลองที่คุณเลือก:
      • modelsim* -/example_testbench/setup_scripts/common/modelsim_files.tcl
      • VCS* - /example_testbench/setup_scripts/common/vcs_files.tcl
      • VCSmx* - /example_testbench/setup_scripts/common/vcsmx_files.tcl
      • Xcelium* - /example_testbench/setup_scripts/common/xcelium_files.tcl
    3. แก้ไข ชื่อไฟล์การออกแบบIntel® FPGA IP IOPLL สี่ชื่อ ในสคริปต์การจําลองเพื่อให้จับคู่กับชื่อไฟล์การออกแบบส่วนประกอบ IOPLL Intel® FPGA IPใหม่ ตัวอย่างของ IOPLL Intel® FPGA IPชื่อไฟล์การออกแบบที่มีสตริงต่อท้ายแบบสุ่มที่จําเป็นต้องอัปเดต
      • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
      • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
      • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
      • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
    4. บันทึก ไฟล์

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้