ID บทความ: 000075582 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/07/2021

ทําไม Intel® FPGA P-Tile Avalon® Streaming IP สําหรับ PCI Express* จึงละเมิดการตั้งค่ารายงานเมื่อเปิดใช้งานชุดเครื่องมือดีบักในการกําหนดค่า Gen3

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาใน Intel® FPGA P-Tile Avalon® Streaming IP สําหรับการกําหนดค่า PCI Express* Gen3 จะเห็นการละเมิดการตั้งค่าเมื่อเปิดใช้งานชุดเครื่องมือดีบักและกําหนดค่า IP สําหรับโหมด Gen3

ความละเอียด

การละเมิดเวลาเหล่านี้สามารถละเลยได้อย่างปลอดภัย

ในการแก้ไขปัญหานี้ ให้รวมข้อจํากัดset_false_pathต่อไปนี้เพื่อลบการละเมิดเวลาในโครงการของคุณ:

 

สําหรับ Gen3/4x16:

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|toolkit_readdata*

 

สําหรับ เจน 3/4x8:

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|toolkit_readdata*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|toolkit_readdata*

 

สําหรับ เจน Gen3/4x4:

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -ถึง *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|toolkit_readdata*

 

set_false_path -จาก *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -ถึง *|toolkit_inst|toolkit_readdata*

 

set_false_path -จาก *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -ถึง *|toolkit_inst|toolkit_readdata*

 

set_false_path -จาก *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -ถึง *|toolkit_inst|toolkit_readdata*

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
เอฟพีจีเอ Intel® Stratix® 10 DX

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้