ID บทความ: 000075577 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมเวลา I/O ของอุปกรณ์ IV ES Stratix ของฉันไม่ตรงกับรายงานจาก TimeQuest Timing Analyzer

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Assembler ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.0, 9.0 SP1 และ 9.0 SP2 ตั้งค่าดีเลย์เชน I/O ที่ตั้งโปรแกรมได้บางอย่างไม่ถูกต้องสําหรับอุปกรณ์ Stratix® IV Engineering Sample (ES) ปัญหา Assembler นี้ส่งผลให้เกิดเวลา ES silicon I/O ที่ไม่ตรงกับผลลัพธ์เวลาของ I/O ที่รายงานใน TimeQuest Timing Analyzer สําหรับเส้นทาง I/O บางอย่างในอุปกรณ์ IV ES Stratix (Stratix IV E, Stratix IV GX และ Stratix ตัวอย่างทางวิศวกรรม IV GT)

ความละเอียด

โปรแกรมแก้ไข 2.30 พร้อมให้แก้ไขปัญหานี้ในซอฟต์แวร์ Quartus II เวอร์ชัน 9.0 SP2 หากคุณกําลังใช้เวอร์ชัน 9.0 หรือ 9.0 SP1 ให้ดาวน์โหลดและติดตั้งซอฟต์แวร์ Quartus II เวอร์ชัน 9.0 Service Pack 2 ก่อน ดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชัน 9.0 SP2 patch 2.30 ที่เหมาะสมจากลิงก์ต่อไปนี้:

ในการสร้างไฟล์การเขียนโปรแกรมใหม่พร้อมการตั้งค่าเชนการหน่วงเวลา I/O ที่ถูกต้อง ให้ติดตั้งแพทช์แล้วรัน Quartus II Assembler อีกครั้ง โปรแกรมแก้ไขนี้ไม่เปลี่ยนแปลงประสิทธิภาพเวลา I/O ที่รายงานใน TimeQuest ไม่จําเป็นต้องทําการคอมไพล์ใหม่ทั้งหมด

โปรดทราบว่ารุ่นเวลาสําหรับอุปกรณ์ Stratix IV ES ยังคงเป็นรุ่นเบื้องต้นและยังคงอาจมีการเปลี่ยนแปลงในซอฟต์แวร์เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้