ID บทความ: 000075565 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/01/2018

ทําไม Intel® Arria® 10 และ Intel Cyclone® 10 PCI* Express Gen1 และ Gen2 PIPE PHY ไม่สามารถเชื่อมโยงรถไฟได้อย่างถูกต้อง

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

เนื่องจากปัญหากับ Intel® Quartus® Prime เวอร์ชั่น 17.1 และรหัสการสอบเทียบตัวรับส่งสัญญาณรุ่นก่อนหน้า Intel Arria® 10 และ Intel Cyclone® 10 PCIe* PIPE PHY ที่กําหนดค่าสําหรับการกําหนดค่า Gen1 และ Gen2 อาจล้มเหลวในการเชื่อมต่อรถไฟอย่างถูกต้องและเข้าถึงสถานะ L0

ความละเอียด

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นขึ้นใน Intel Quartus Prime v17.1.1

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Intel® Arria® 10 GX FPGA
Intel® Cyclone® 10 FPGA
Intel® Arria® 10 GT FPGA
Intel® Arria® 10 SX SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้