ปัญหาสำคัญ
เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 21.2 และก่อนหน้า gmii16b_rx_latency ของ 1G/2.5G/5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP สัญญาณเอาต์พุตอาจสูงขึ้นระหว่าง 0 (นาที) และ 0x3FFFFF (สูงสุด) เมื่อสัญญาณนาฬิกา Tx (tx_serial_clk), Rx clock (rx_cdr_refclk), ลิงก์นาฬิกาอ้างอิงแชนแนลข้อมูล Tx ของพาร์ทเนอร์ และ latency_measure_clk ที่แนะนํา 80MHz ของคอร์ IP จะแชร์แหล่งสัญญาณนาฬิกาทั่วไป
ส่งผลให้การประทับเวลา Rx ที่สร้างขึ้นไม่ถูกต้อง และความล่าช้า/ออฟเซ็ตที่วัดได้จึงมีขนาดใหญ่กว่าที่คาดไว้ในแอปพลิเคชัน IEEE 1588 มาก อย่างไรก็ตาม สัญญาณgmii16b_tx_latencyไม่ได้รับผลกระทบจากปัญหานี้ ปัญหานี้ส่งผลกระทบต่อการดําเนินงาน 1G และ 2.5G IEEE 1588 เท่านั้น การดําเนินการ 5G และ 10G IEEE 1588 จะไม่ได้รับผลกระทบ
แก้ไขแกน IP latency_measure_clkความถี่นาฬิกาจาก 80MHz เป็น 79.98MHz หรือ 80.02MHz เพื่อหลีกเลี่ยงปัญหานี้
การแก้ไขนี้ยังสามารถนําไปใช้กับความถี่สัญญาณนาฬิกาการสุ่มตัวอย่าง 80MHz ของ TOD Synchronizer Intel® FPGA IPและจะ
ไม่ส่งผลต่อความแม่นยําในการประทับเวลา PTP
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.4