ID บทความ: 000075560 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/05/2021

ทําไมตัวอย่าง HDMI 2.1 Intel® FPGA Design ในบางโอกาสจึงล้มเหลวในการอ่าน HDMI sink receiver EDID หลังจากเกิดเหตุการณ์ถอดสายหรือรีเซ็ต

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาเริ่มต้นในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 19.4 เมื่อใช้อุปกรณ์ Intel® Arria® 10 และเวอร์ชัน 20.4 ของซอฟต์แวร์ Intel® Quartus® Prime Pro เมื่อใช้อุปกรณ์ Intel® Stratix® 10 คอร์ HDMI Intel® FPGA Source IP อาจไม่สามารถอ่าน EDID ของตัวรับสัญญาณ HDMI หลังจากเกิดเหตุการณ์ฮีทพุตหรือรีเซ็ต

    นี่เป็นเพราะ HDMI Intel® FPGA Source IP core FLT_update ตัวจับเวลาการโพลจะทํางานต่อไปเมื่อถอดสาย HDMI Tx ปัญหานี้ทําให้เกิดความเสียหายต่อการออกแบบซอฟต์แวร์หลัก I2C และป้องกันไม่ให้สามารถอ่านเนื้อหา EDID ได้อย่างถูกต้อง

    ความละเอียด

    ปัญหานี้แก้ไขได้ตั้งแต่ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้