เมื่อใช้อินเทอร์เฟซการลงทะเบียน Avalon®-MM ในIntel® FPGA IP JESD204B คุณสามารถเปิดใช้งานการกลับตัวของขั้วโลกได้ ผ่านบิต[0] ของ การลงทะเบียน lane_ctrl_ (0x4 - 0x20) โดยที่ แสดงถึงหมายเลขเลนเป้าหมาย
อ้างอิงลิงก์ต่อไปนี้สําหรับแผนที่ที่อยู่ JESD204B และคํานิยามการลงทะเบียน:
TX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_tx_regmap.html
RX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_rx_regmap.html
สําหรับการออกแบบที่ไม่ได้ใช้อินเทอร์เฟซการลงทะเบียน ให้ทําตามคําแนะนําในการแก้ไขปัญหาด้านล่างเพื่อเปิดใช้งานการกลับตัวของขั้วต่อเลนในIntel® FPGA IP JESD204B
หากไม่มีการเข้าถึงการลงทะเบียนคอร์ JESD204B Intel® FPGA IP ให้ทําตามวิธีการแก้ปัญหาด้านล่างเพื่อเปิดการกลับตัวของขั้ว
เปลี่ยนไดเรกทอรีเป็น ชื่อคอร์ /altera_jesd204_phy_//
เปิดไฟล์ _altera_jesd204_phy__.v พร้อมด้วยเครื่องมือแก้ไขข้อความใดๆ
มองหา.csr_lane_polarityพอร์ตในการสร้างอินสแตนซ์ inst__mlpcs
ความกว้างของพอร์ตอินพุต csr_lane_polarity คือ L โดยที่ L แสดงถึงจํานวนเลนทั้งหมดในคอร์Intel® FPGA IP JESD204B LSB แสดงถึงเลน 0 ซึ่งเป็น 1 บิตที่สําคัญน้อยที่สุดแสดงถึงเลน 1,..., MSB แสดงถึงเลน L-1
หากต้องการเปิดใช้งานการกลับขั้ว ให้ไดรฟ์ 1 ไปยังบิตเป้าหมายในพอร์ตอินพุตcsr_lane_polarity
ตัวอย่างต่อไปนี้แสดงการออกแบบเลน 8 เลน โดยมีขั้วโลกกลับหัวสําหรับเลน 0 ถึงเลน 2:
ชื่อ_altera_jesd204_phy__ #(
...
altera_jesd204_tx_mlpcs #(
...
) inst_tx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), // TX: ขั้วกลับของเลน 0-2
...
);
altera_jesd204_rx_mlpcs #(
...
) inst_rx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), // RX: ขั้วกลับด้านสําหรับเลน 0-2
...
);
...